一种带自动消除运放失调功能的基准源制造技术

本发明专利技术公开了带自动消除运放失调功能的基准源，包括基准电压产生电路、运算放大器电路、失调电压消除电路、启动电路及时钟产生及控制电路；该基准源通过时钟信号对运算放大器电路和电压失调消除电路进行控制，将运算放大器电路的输出反馈到其输入，以消除运算放大器自身的输入失调电压，使基准源所输出的基准电压不会因为运算放大器输入失调电压存在而影响到其精度和温度特性，提高基准源的性能。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了带自动消除运放失调功能的基准源，包括基准电压产生电路、运算放大器电路、失调电压消除电路、启动电路及时钟产生及控制电路；该基准源通过时钟信号对运算放大器电路和电压失调消除电路进行控制，将运算放大器电路的输出反馈到其输入，以消除运算放大器自身的输入失调电压，使基准源所输出的基准电压不会因为运算放大器输入失调电压存在而影响到其精度和温度特性，提高基准源的性能。【专利说明】-种带自动消除运放失调功能的基准源
本专利技术涉及集成电路领域，具体涉及一种带自动消除运放失调功能的基准源。
技术介绍
基准源广泛应用在混合集成电路设计中，随着电路系统的复杂程度越来越高，对 其性能要求随之更高，片内集成的高性能基准源不可或缺。 传统的带隙基准电压源的工作原理是利用具有负温系数的PN结二极管的正向电 压VBE和具有正温系数的热电压V T互相补偿实现；图1为传统带隙基准电压源的电路原理 图，主要包括两个双极型晶体管Q1和Q2,输出电压调节电阻Rl、R2和R3以及一个运算放 大器0P ;其中，R1和R2阻值相同，Q1是一个晶体管单元，Q2是由η个并列的晶体管单元组 成，均接成二级管连接形式；运算放大器0Ρ的反相输入端接R2和R3之间的Υ点，同时0Ρ 的输出端连接R2的另一端。 由于运算放大器0Ρ的钳位作用，使得0Ρ输入两端的端电压基本相等，即 VX=VY+V0S，由于VX=VBE1，V Y=VBE2+I2 · R3+Vos，其中，VBE1为双极型晶体管Q1的基极一发射极电 压，V BE2为双极型晶体管Q2的基极一发射极电压，12为流过双极型晶体管Q2的电流，VQS为 运算放大器0P的输入失调电压。可得： VbE1_VbE2 + I2 · R3+V〇S (1) 通过式（1)可得电流I2: 【权利要求】1. 一种带自动消除运放失调功能的基准源，其特征是，包括： 基准电压产生电路； 与基准电压产生电路连接的运算放大器电路； 与运算放大器电路连接的失调电压消除电路； 分别与基准电压产生电路和失调电压消除电路连接的启动电路；及 用以产生时钟信号对启动电路、运算放大器电路和失调电压消除电路进行控制的时钟 产生及控制电路。2. 根据权利要求1的基准源，其特征是：所述基准电压产生电路包括第一 PNP管Q1、 第二PNP管Q2、第三PNP管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一 NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4 ; 所述第一 PNP管Q1、第二PNP管Q2和第三PNP管Q3的基极分别与第一 PNP管Q1、第 二PNP管Q2和第三PNP管Q3的集电极连接，所述第一 PNP管Q1、第二PNP管Q2和第三PNP 管Q3的发射极分别与第一电阻R1、第三电阻R3、第四电阻R4连接；第二电阻R2与第三电 阻R3连接，第一电阻R1和第二电阻R2连接，并与第二NMOS管N2的源极相连；第四电阻R4 与第四NMOS管Μ的源极相连； 第二NMOS管Ν2的栅极与第四NMOS管Μ的栅极连接，且第二NMOS管Ν2的栅极与第 四NMOS管Μ的栅极均与失调电压消除电路的输出端连接，第二NMOS管N2的漏极和第四 NMOS管N4的漏极分别与第一 NMOS管N1的源极和第三NMOS管N3的源极连接；第一 NMOS 管N1的栅极与漏极连接，第三NMOS管N3的栅极与漏极相连。3. 根据权利要求1所述的基准源，其特征是：所述运算放大器电路包括四通道运算放 大器0P、第五NMOS管N5、第六NMOS管N6和电容器C1 ; 第五NMOS管N5的漏极和源极分别跨接在基准电压产生电路的Y点和运算放大器0P 第一组输入的正向输入端；第六NMOS管N6的源极和漏极分别跨接在基准电压产生电路的 X点和运算放大器0P第一组输入的正向输入端；电容器C1的一端接运算放大器0P的正向 输入端，另一端接地。4. 根据权利要求1所述的基准源，其特征是：所述失调电压消除电路包括第一 PM0S管 P1、第二PM0S管P2、第三PM0S管P3、第七NMOS管N7、第八NMOS管N8、第二电容器C2及第 三电容器C3 ; 第一 PM0S管P1的栅极与时钟产生及控制电路产生的控制信号连接，第一 PM0S管P1 的源极和漏极分别与第二PM0S管P2的漏极和第七NMOS管N7的漏极连接，且第一 PM0S管 P1的源极与第四NMOS管Μ的栅极相连； 第一 PM0S管Ρ1的漏极作为输入端与运算放大器0Ρ的输出端连接；第二PM0S管Ρ2的 源极与第七NMOS管的源极连接，并与运算放大器0Ρ第二输入的正向输入端连接，同时与第 二电容器C2连接；第二PM0S管P2的栅极与第三PM0S管P3的栅极，同时与时钟产生及控 制电路产生的控制信号连接；第三PM0S管P3的漏极与第八NMOS管N8的漏极连接，同时与 运算放大器0P的输出端连接，第三PM0S管P3的源极与第八NMOS管N8的源极相连，并与 运算放大器0P第二输入的反向输入端连接，同时与第三电容器C3连接。【文档编号】G05F1/56GK104111683SQ201410292760【公开日】2014年10月22日 申请日期:2014年6月27日 优先权日:2014年6月27日 【专利技术者】伍莲洪, 郑薇, 周唯晔, 刘浩, 梁艳, 苏黎, 荆吉利, 尹浩, 任军, 李奎利, 童伟, 胡柳林 申请人:成都嘉纳海威科技有限责任公司本文档来自技高网...

【技术保护点】
一种带自动消除运放失调功能的基准源，其特征是，包括：基准电压产生电路；与基准电压产生电路连接的运算放大器电路；与运算放大器电路连接的失调电压消除电路；分别与基准电压产生电路和失调电压消除电路连接的启动电路；及用以产生时钟信号对启动电路、运算放大器电路和失调电压消除电路进行控制的时钟产生及控制电路。

【技术特征摘要】

【专利技术属性】
技术研发人员：伍莲洪，郑薇，周唯晔，刘浩，梁艳，苏黎，荆吉利，尹浩，任军，李奎利，童伟，胡柳林，
申请(专利权)人：成都嘉纳海威科技有限责任公司，
类型：发明
国别省市：四川;51