兼容标准CMOS工艺的超低功耗差分结构非易失性存储器制造技术

本发明专利技术公开了一种兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，解决了不能与标准CMOS工艺兼容问题，采用了差分输出结构，缩小了存储单元结构的面积，包括多个存储单元，每个存储单元包括两个完全相同的模块；每个模块包括控制管、隧穿管、第一读取管、第二读取管和选择管五个晶体管，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，该存储单元与标准CMOS工艺兼容；本发明专利技术降低应用成本，减少技术开发周期，稳定性好，读取速度比较快，可靠性高。

【技术实现步骤摘要】
兼容标准CMOS工艺的超低功耗差分结构非易失性存储器
本专利技术属于微电子
，涉及半导体集成电路的存储技术，更具体地，是适用于与标准CMOS工艺兼容的超低功耗差分结构非易失性存储器。
技术介绍
许多的集成电子器件需要一定量的非易失性存储器。通常非易失性的存储器用作芯片外部的独立存储体或者用作标签芯片中的存储体，主要是在芯片中在没有电源供电的情况下长时间存储一些控制程序、处理指令或者物品的相关信息等等。目前几种通常使用的非挥发性存储器主要有可擦除可编程只读存储器EPROM、电可擦除可编程只读存储器EEPROM和快闪存储器FlashMemory。另外还有铁电存储器FeRAM、磁性随机存储器MRAM和相变存储器OUM等近年来出现的新型的非易失性存储器，其研究都已经取得了可喜的进展。但是它们都不能与标准CMOS工艺兼容，通常所需的特殊工艺会增加更多的加工步骤和掩膜数量，造成成本的大幅增加，尤其所使用的非易失性存储器的容量不是太大时，比如使用在无源射频识别标签芯片中，成本本身就是一个很关键的限制因素。研究低成本、小面积、低功耗、高可靠性的非易失性存储器势在必行。为了解决上面论述的几个问题，也有较多的方案提出了能够与标准工艺兼容的存储单元结构，避免了附加的步骤和掩膜层数的增加，且与在CMOS工艺流程下实现的芯片的集成更加方便。但是它们采用的编程、擦除的原理多集中在热电子注入效应和FN(FN，Fowler-Nordheim)隧穿效应。但是应用热电子注入效应需要有相当高的电流，能耗太大，而FN隧穿效应则会占据相当大的面积，这些因素都会影响非易失性存储器的推广应用。专利
技术实现思路
本专利技术的目的是提供一种可以与标准CMOS工艺兼容的超低功耗差分结构非易失性存储单元结构来解决上述已有技术的不足，它的编程和擦除操作均利用FN隧穿效应，解决功耗高的问题；使用全差分结构，输出差分信号增加其可靠性，并且有助于配合使用差分结构的灵敏放大器，提高读取速度。本专利技术提供的技术方案如下：一种兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，包括多个存储单元，每个存储单元包括两个完全相同的模块A和模块B；每个模块包括控制管、隧穿管、第一读取管、第二读取管和选择管五个晶体管。模块A的控制管MA01的源极A01、漏极A02和第一N阱NT1三端互连构成控制端口ACP；模块B的控制管MB01的源极B01、漏极B02和第四N阱NT4三端互连构成控制端口BCP；模块A的隧穿管MA02的源极A04、漏极A03、第二N阱NT2互连，构成隧穿端口ATP；模块B的隧穿管MB02的源极B04、漏极B03、第二N阱NT2互连，构成隧穿端口BTP；模块A的第一读取管MA03的源极A05与第三N阱NT3互连，构成读取端口ARP；模块B的第一读取管MB03的源极B05与第三N阱NT3互连，构成读取端口BRP；模块A的隧穿端口ATP与模块B的隧穿端口BTP连接在一起构成存储单元的隧穿端口TP；模块A的读取端口ARP与模块B的读取端口BRP连接在一起构成存储单元的读取端口RP；模块A的第二读取管MA104的源极A08与第一P阱PT1连接在一起，并接接地端GND；模块B的第二读取管MB104的源极B08与第一P阱PT1连接在一起，并接接地端GND；模块A的选择管MA05的漏极A09与模块A的第一读取管MA03的漏极A06和模块A的第二读取管MA04的漏极A07连接，其源极A10连接至模块A的数据输出端ADO，其栅极构成选择端口SA；模块B的选择管MB05的漏极B09与模块B的第一读取管MB03的漏极B06和模块B的第二读取管MB04的漏极B07连接，其源极B10连接至模块B的数据输出端BDO，其栅极构成选择端口SB；模块A的选择端口SA与模块B的选择端口SB连接在一起构成存储单元的选择端口Select。模块A的控制管MA01、隧穿管MA02、第一读取管MA03、第二读取管MA04四管的栅极互连构成封闭的浮栅A_FG；模块B的控制管MB01、隧穿管MB02、第一读取管MB03、第二读取管MB04四管的栅极互连构成封闭的浮栅B_FG。所述的模块A中的控制管MA01的栅极面积大于隧穿管MA02、第一读取管MA03和第二读取管MA04的栅极面积；模块B中的控制管MB01的栅极面积大于隧穿管MB02、第一读取管MB03和第二读取管MB04的栅极面积。所述每个模块中的控制管、隧穿管、第一读取管为PMOS晶体管，第二读取管为NMOS晶体管，第一读取管与第二读取管互连呈类反相器的结构。所述每个模块中的隧穿管驻留在第二N阱NT2中，第一读取管驻留在第三N阱NT3中，第二读取管和选择管驻留在第一P阱PT1中；模块A中的控制管MA01驻留在第一N阱NT1中；模块B中的控制管MB01驻留在第四N阱NT4中。所述第一N阱、第二N阱、第三N阱和第四N阱之间由浅沟槽隔离，所述第一P阱为目前常用的双阱工艺中采用倒掺杂技术来优化晶体管的电学特性的P阱，一般需要高能量、大剂量的注入，深入外延层大概一微米左右，具体的数据要根据相关的工艺来确定，所述NMOS晶体管均驻留在相同的P阱之中。每个模块的控制管、隧穿管、第一读取管、第二读取管和选择管五个晶体管均为单层多晶硅栅结构。所述模块A中浮栅A_FG为N型杂质掺杂；模块B中浮栅B_FG为N型杂质掺杂。所述模块A中控制端口ACP、隧穿端口ATP、接地端GND，这三个端口通过电容的耦合作用将耦合之后的电势叠加形成浮栅A_FG上的电势；模块B中控制端口BCP、隧穿端口BTP、接地端GND，这三个端口通过电容的耦合作用将耦合之后的电势叠加形成浮栅B_FG上的电势。所述控制管MA01、隧穿管MA02、控制管MB01、隧穿管MB02采用将PMOS晶体管的源极、漏极和阱三端互连构成的MOS电容结构。所述控制管MA01、隧穿管MA02、控制管MB01、隧穿管MB02也可采用N阱电容结构或者带有源漏注入的N阱电容结构。所述存储单元的所有晶体管均驻留在同一的硅衬底SUB上。所述的存储单元引出的控制端口、隧穿端口、读取端口、选择端口在进行不同的操作时施加不同的电压组合。在对存储单元进行写入数据时读取端口RP不需要偏置擦写高电压(高于电源电压)，因此本存储单元中第一读取管MA03、第二读取管MA04、选择管MA05、第一读取管MB03、第二读取管MB04、选择管MB05都不会承受高压，因此他们的源极和漏极处的PN结就不会承受很高的反偏电压，避免了高压击穿的弊端，并且也避免了高压导致器件的退化的缺陷。采用本专利技术取可得的技术效果：(1)本专利技术是基于现有的标准CMOS工艺提出的，因此在芯片的设计应用中不需要额外添加掩膜和工艺步骤，极大的降低应用成本，并且减少技术开发周期，缩短芯片的上市时间，极其适用于成本控制比较严格的场合。(2)本专利技术是一种全差结构，由完全对称的两个模块组成，利于版图的优化，并且在写入数据的时候模块A、模块B两侧总是一边发生擦除时另一边就发生编程过程，增大了两侧浮栅的电势差别，提高数据的可靠性和保持性。(3)本专利技术结构的编程和擦除操作均采用FN隧穿效应，避免了采用热电子注入效应导致的功耗过高的缺点。(4)本专利技术中浮栅为N型掺杂，极大的提高了隧穿的效果。可以缩短擦写周本文档来自技高网...

【技术保护点】
一种兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，包括多个存储单元，其特征在于：每个存储单元包括两个完全相同的模块A和模块B；每个模块包括控制管、隧穿管、第一读取管、第二读取管和选择管五个晶体管；模块A的控制管MA01的源极A01、漏极A02和第一N阱NT1三端互连构成控制端口ACP；模块B的控制管MB01的源极B01、漏极B02和第四N阱NT4三端互连构成控制端口BCP；模块A的隧穿管MA02的源极A04、漏极A03、第二N阱NT2互连，构成隧穿端口ATP；模块B的隧穿管MB02的源极B04、漏极B03、第二N阱NT2互连，构成隧穿端口BTP；模块A的第一读取管MA03的源极A05与第三N阱NT3互连，构成读取端口ARP；模块B的第一读取管MB03的源极B05与第三N阱NT3互连，构成读取端口BRP；模块A的隧穿端口ATP与模块B的隧穿端口BTP连接在一起构成存储单元的隧穿端口TP；模块A的读取端口ARP与模块B的读取端口BRP连接在一起构成存储单元的读取端口RP；模块A的第二读取管MA104的源极A08与第一P阱PT1连接在一起，并接接地端GND；模块B的第二读取管MB104的源极B08与第一P阱PT1连接在一起，并接接地端GND；模块A的选择管MA05的漏极A09与模块A的第一读取管MA03的漏极A06和模块A的第二读取管MA04的漏极A07连接，其源极A10连接至模块A的数据输出端ADO，其栅极构成选择端口SA；模块B的选择管MB05的漏极B09与模块B的第一读取管MB03的漏极B06和模块B的第二读取管MB04的漏极B07连接，其源极B10连接至模块B的数据输出端BDO，其栅极构成选择端口SB；模块A的选择端口SA与模块B的选择端口SB连接在一起构成存储单元的选择端口Select；模块A的控制管MA01、隧穿管MA02、第一读取管MA03、第二读取管MA04四管的栅极互连构成封闭的浮栅A_FG；模块B的控制管MB01、隧穿管MB02、第一读取管MB03、第二读取管MB04四管的栅极互连构成封闭的浮栅B_FG。...

【技术特征摘要】
1.一种兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，包括多个存储单元，其特征在于：每个存储单元包括两个完全相同的模块A和模块B；每个模块包括控制管、隧穿管、第一读取管、第二读取管和选择管五个晶体管；模块A的控制管MA01的源极A01、漏极A02和第一N阱NT1三端互连构成控制端口ACP；模块B的控制管MB01的源极B01、漏极B02和第四N阱NT4三端互连构成控制端口BCP；模块A的隧穿管MA02的源极A04、漏极A03、第二N阱NT2互连，构成隧穿端口ATP；模块B的隧穿管MB02的源极B04、漏极B03、第二N阱NT2互连，构成隧穿端口BTP；模块A的第一读取管MA03的源极A05与第三N阱NT3互连，构成读取端口ARP；模块B的第一读取管MB03的源极B05与第三N阱NT3互连，构成读取端口BRP；模块A的隧穿端口ATP与模块B的隧穿端口BTP连接在一起构成存储单元的隧穿端口TP；模块A的读取端口ARP与模块B的读取端口BRP连接在一起构成存储单元的读取端口RP；模块A的第二读取管MA104的源极A08与第一P阱PT1连接在一起，并接接地端GND；模块B的第二读取管MB104的源极B08与第一P阱PT1连接在一起，并接接地端GND；模块A的选择管MA05的漏极A09与模块A的第一读取管MA03的漏极A06和模块A的第二读取管MA04的漏极A07连接，其源极A10连接至模块A的数据输出端ADO，其栅极构成选择端口SA；模块B的选择管MB05的漏极B09与模块B的第一读取管MB03的漏极B06和模块B的第二读取管MB04的漏极B07连接，其源极B10连接至模块B的数据输出端BDO，其栅极构成选择端口SB；模块A的选择端口SA与模块B的选择端口SB连接在一起构成存储单元的选择端口Select；模块A的控制管MA01、隧穿管MA02、第一读取管MA03、第二读取管MA04四管的栅极互连构成封闭的浮栅A_FG；模块B的控制管MB01、隧穿管MB02、第一读取管MB03、第二读取管MB04四管的栅极互连构成封闭的浮栅B_FG；所述的模块A中的控制管MA01的栅极面积大于隧穿管MA...

【专利技术属性】
技术研发人员：李建成，李文晓，李聪，尚靖，王震，王宏义，谷晓忱，郑黎明，李浩，
申请(专利权)人：中国人民解放军国防科学技术大学，湖南晟芯源微电子科技有限公司，
类型：发明
国别省市：湖南;43