本实施方式的半导体装置依次具备：第一电极(13)、第1导电型的第一半导体层(1)、第1导电型的第二半导体层(2)、第2导电型的第三半导体层(3)、第1导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。
【技术实现步骤摘要】
半导体装置 本申请为2011年8月2日提交的申请号为201110219877. 6、专利技术名称为半导体 装置的中国专利申请的分案申请。
本专利技术的实施方式涉及功率M0SFET等大功率用的半导体装置。
技术介绍
在功率 MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金属氧 化物半导体场效应晶体管）中，形成电流流过的元件区域和包围该元件区域而形成于芯片 的外周部的终端区域。在元件的终端区域，若耗尽层延伸至芯片端部，则泄漏电流流至芯片 端部而使元件破坏。为防止该情况，需要使基础（base)层和源极层在元件区域内终止。为 了形成该结构，额外需要如下制造工序，即与分别形成基础层和源极层的区域匹配地形成 图案化的掩模。为了抑制制造成本，期望削减该掩模形成工序。
技术实现思路
本专利技术的实施方式提供可抑制终端区域的元件破坏的半导体装置。 实施方式的半导体装置具有以下构成。 第1导电型杂质浓度比所述第一半导体层低的第1导电型的第二半导体层设置在 第1导电型的第一半导体层上。第2导电型的第三半导体层设置在所述第二半导体层上。 第1导电型杂质浓度比所述第二半导体层高的第1导电型的第四半导体层设置在所述第三 半导体层上。多个第一沟槽贯穿所述第四半导体层和所述第三半导体层而到达所述第二半 导体层，在与所述第一半导体层的表面平行的第一方向上延伸。第一绝缘膜设置在所述第 一沟槽的内壁，栅电极隔着所述第一绝缘膜而埋入所述第一沟槽内。环状构造的第二沟槽 贯穿所述第四半导体层和所述第三半导体层而到达所述第二半导体层。所述第二沟槽在第 一区域和第二区域之间具有分割所述第三半导体层和第四半导体层、在所述第一方向上延 伸的部分，所述第一区域在内侧具有包含多个所述第一沟槽中所形成的所述栅电极的元件 区域，所述第二区域在外侧包围所述第一区域。第二绝缘膜设置在所述第二沟槽的内壁。 第三绝缘膜设置在所述第一区域和所述第二区域的所述第四半导体层上，与所述第一绝缘 膜和所述第二绝缘膜连接，使所述第四半导体层与外部绝缘。栅极布线层设置在所述第一 区域的所述第三绝缘膜之上，包围所述元件区域，且在所述第一沟槽的两端与所述栅电极 电连接。层间绝缘膜设置在所述栅电极、所述栅极布线层、所述第二沟槽以及所述第三绝缘 膜上，使所述栅电极和所述栅极布线层分别与外部绝缘。第一电极设置在与所述第一半导 体层的、与所述第二半导体层相反一侧的表面上。第一开口部在相邻的所述第一沟槽间，贯 穿所述层间绝缘膜、所述第三绝缘膜、所述第四半导体层。在与所述第一方向正交的第二 方向上，在所述多个第一沟槽中的与所述栅极布线层相邻的第一沟槽和所述栅极布线层之 间，第二开口部贯穿所述层间绝缘膜、所述第三绝缘膜、所述第四半导体层并在所述第一方 向上延伸。第二电极经由所述第一开口部和所述第二开口部与所述第三半导体层和所述第 四半导体层电连接。在所述第二方向上，所述第二开口部的宽度比所述第一开口部的宽度 宽。 根据本专利技术的实施方式，能提供可抑制终端区域的元件破坏的半导体装置。 【附图说明】 图1是第一实施方式涉及的半导体装置的重要部分的示意图，图1 (a)是重要部分 的剖视图，图1(b)是重要部分的俯视图，图1(c)是重要部分的另一剖视图。 图2是第二实施方式涉及的半导体装置的重要部分的示意图，图2 (a)是重要部分 的剖视图，图2(b)是重要部分的俯视图。 图3是第三实施方式涉及的半导体装置的重要部分的示意图，图3 (a)是重要部分 的剖视图，图3(b)是重要部分的俯视图。 图4是第四实施方式涉及的半导体装置的重要部分的示意图，图4(a)是重要部分 的剖视图，图4(b)是重要部分的俯视图。 图5是第五实施方式涉及的半导体装置的重要部分的示意图，图5 (a)是重要部分 的剖视图，图5(b)是重要部分的俯视图。 图6是第六实施方式涉及的半导体装置的重要部分的示意图，图6 (a)是重要部分 的剖视图，图6(b)是芯片的俯视图。 【具体实施方式】 下面参照附图来对本专利技术的实施方式进行说明。在实施方式中的说明中使用的图 是用于简化说明的示意图，图中各要素的形状、尺寸、大小关系等在实际的实施中不限于图 示内容，在可得到本专利技术的效果的范围内可适当地变化。使第1导电型为η型，使第2导电 型为Ρ型来进行说明，但是，也可分别采用与此相反的导电型。作为半导体，以硅为一个实 例进行说明，但是，也可适用于SiC和/或GaN等化合物半导体。作为绝缘膜，以硅氧化膜 为一个实例进行说明，但是也可使用硅氮化膜、硅氮氧化膜、氧化铝等其他绝缘体。在将η 型导电型用n+、n、表示的情况下，η型杂质浓度以该顺序降低。ρ型中也同样，ρ型杂质 浓度以ρ+、ρ、ρ1勺顺序降低。 (第一实施方式） 对于第一实施方式，使用图1来进行说明。图1是第一实施方式涉及的半导体装 置100的重要部分的示意图，图1 (a)是半导体装置100的重要部分的剖视图。图1 (b)是 半导体装置的重要部分的俯视图，图中的A-A的剖视图是1(a)。图1(c)是图1(b)的B-B 的剖视图。在图1(b)的俯视图中，将从半导体装置100的中心朝向端部的一个方向设为X 方向（第二方向），将与之正交的方向设为Y方向（第一方向）。对于以下的实施方式，也 同样地使用。 如图1所示，半导体装置100具备第一至第四半导体层，俯视观察时，具备：由在第 一沟槽（trench)内设置的栅电极形成的元件区域；内部包含该元件区域的第一区域；和通 过第二沟槽与该第一区域分离的第二区域。第一至第四半导体层由硅构成。在n+型漏极层 1 (第一半导体层）上设有η型杂质浓度比n+型漏极层1低的ιΤ型迁移层（drift) 2 (第二 半导体层）。在η型迁移层2上，设有p型基础（base)层3 (第三半导体层）。在p型基础 层3之上，设有杂质浓度比η-型迁移层2高的n+型源极层4(第四半导体层）。 设有从n+型源极层4的表面贯穿n+型源极层4和p型基础层3而到达型迁移 层2的第一沟槽。第一沟槽5例如在图中Y方向上以带状延伸，在X方向上形成多个。在 第一沟槽5的内壁上，形成有作为栅极绝缘膜7发挥功能的第一绝缘膜7。作为一个实例， 栅极绝缘膜7是使第一沟槽的内壁的硅热氧化的热氧化膜。栅极绝缘膜7不限于热氧化， 也可以是CVD等形成的硅氧化膜。栅电极8隔着栅极绝缘膜7而埋入第一沟槽5内。栅电 极8由例如多晶硅构成。通过以上构成，栅电极8在Y方向上以带状延伸，沿X方向设有多 个。设有该栅电极8的区域成为后述的元件区域。在该元件区域中，栅电极控制从漏电极 (第一电极）流向源电极（第二电极）的电流。 环状结构的第二沟槽6形成为从n+型源极层4的表面贯穿n+型源极层4和p型 基础层3而包围第一区域，以使n+型源极层4和p型基础层3分别在内侧含有元件区域的 第一区域和在其外周包围第一区域的第二区域之间被分离。即，俯视观察时，在第二沟槽6 的内侧，形成有第一区域，在第二沟槽6的外侧形成有第二区域。在第一区域和第二区域之 间，将n+型源极层4和p型基础层3本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于：具备：第一电极；第1导电型的第二半导体层，设置在所述第一电极上；第2导电型的第三半导体层，设置在所述第二半导体层上；第1导电型的第四半导体层，设置在所述第三半导体层上；多个栅极电极，隔着绝缘膜设置于所述第四半导体层；第二电极，与所述第三半导体层及所述第四半导体层电连接；第一接触区域，在所述多个栅极电极之间，将所述第二电极和所述第三半导体层电连接；以及第二接触区域，在所述多个栅极电极中的设置于最外部的栅极电极的外侧，将所述第二电极和所述第三半导体层电连接，所述第二接触区域的宽度宽于所述第一接触区域。
【技术特征摘要】
2010.08.02 JP 2010-1735021. 一种半导体装置，其特征在于： 具备： 第一电极； 第1导电型的第二半导体层，设置在所述第一电极上； 第2导电型的第三半导体层，设置在所述第二半导体层上； 第1导电型的第四半导体层，设置在所述第三半导体层上； 多个栅极电极，隔着绝缘膜设置于所述第四半导体层； 第二电极，与所述第三半导体层及所述第四半导体层电连接； 第一接触区域，在所述多个栅极电极之间，将所述第二电极和所述第三半导体层电连 接；以及 第二接触区域，在所述多个栅极电极中的设置于最外部的栅极电极的外侧，将所述第 二电极和所述第三半导体层电连接，所述第二接触区域的宽度宽于所述第一接触区域。2. 根据权利要求1所述的半导体装置，其特征在于： 所述第二接触区域在与所述宽度的方向正交的方向上隔开间隔地设置多个。3. 根据权利要求1或2所述的半导体装置，其特征在于： 所述第二接触区域的所述宽度在与所述宽度的方向正交的方向上不是一定的。4. 根据权利要求...
【专利技术属性】
技术研发人员：富田幸太，松田升，浦秀幸，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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