用于多分层错误校正的系统、方法和设备技术方案

技术编号:10459569 阅读:124 留言:0更新日期:2014-09-24 14:55
错误控制编码系统从数据字产生码字,其中得到的码字包括数据字以及使用该数据字产生的三个或更多的奇偶校验段。该系统包括第一编码器以将数据字编码在两个或更多第一数据段中以便产生两个或更多第一奇偶校验段,其中所述两个或更多第一数据段的每个包括该数据字的相应的连续部分。该系统包括第二编码器以将该数据字编码在一个或多个第二数据段中以便产生对应的一个或多个第二奇偶校验段,其中该一个或多个第二数据段的每个包括该数据字的相应的连续部分,并且该一个或多个第二数据段的每个还包括在多个所述两个或更多第一数据段中所包括的数据的连续部分。此外,该系统包括控制器,配置为将该数据字的所述两个或更多第一数据段提供给所述第一编码器用于编码,并且将该数据字的所述一个或多个第二数据段提供给所述第二编码器用于编码。

【技术实现步骤摘要】
【国外来华专利技术】用于多分层错误校正的系统、方法和设备
本公开涉及在存储器系统中使用错误控制码,具体地,涉及不依赖于交织的数据的并行链接(concatenated)编码。
技术介绍
诸如闪存设备的非易失性存储器已经支持消费电子的增加的便携性,并且已经在适合于云计算和大量存储的相对低功率企业存储系统中使用。在这些区域中的一直存在的几乎持续提升的需求经常伴随着改进数据存储容量的需求。更大存储容量的需求又加剧了对更大存储密度的需求,使得可以维持以及优选地降低诸如功耗和外形尺寸的规格。这样,正存在着增加非易失性存储器的存储密度的压力以便进一步改进这些设备的有用的属性。但是,增加存储密度的缺点是,存储的数据愈加易出现存储和/或读取错误。已经使用错误控制编码来限制存储器系统中的错误的增加的可能性。一个错误控制编码选择称为链接编码。链接编码是特别有前途的,因为产生的码字可以被交织地解码,这又可以改进系统的错误校正能力。链接编码方案通常包括由交织器(interleaver)分离的两个数据编码器。交织器打乱(shuffle)数据使得两个编码器按彼此不同的顺序接收数据。相反,解码采用由去交织器分离的两个解码器,该去交织器颠倒编码侧交织器的打乱。打乱和颠倒打乱通过去集群(de-cluster)已集群的错误而帮助均一化(normalize)错误的分布。均一化的错误分布通常是所希望的,因为均一化的分布使能够使用较低复杂度的编码和/或解码处理。但是,源自于当前对于交织的依赖的各种挑战剥夺了对于链接码的利用。例如,实现交织器和去交织器所需的复杂的电路通常是功率强度大的并且在单片实现方式占据了实质上大的裸片区域。此外,采用交织的数字存储系统的架构通常被设计为容纳多位符号交织。对于闪存设备,多位符号交织通常利用跨过多个端口的比特宽信道。如果这些端口由独立的控制器控制,则将这些端口同步的复杂性变为对系统实施的限制。另外,当码字的一部分相对容易校正时,交织的使用限制了将校正的信息从一个解码器前馈(feedforward)到另一解码器。先前难达到的的前馈校正的信息的能力将改进校正具有非均匀错误分布的码字的能力。因此,即使链接编码可能能够提供改进的错误校正能力,但是依赖于交织的链接码的使用由于这些以及其他物理限制也是不太希望的。
技术实现思路
在所附权利要求的范围内的系统、方法和设备的各种实现方式每个具有几个方面,其单独一个方面不单独负责在此所述的期望的属性。不限制权利要求的范围,描述了一些突出的特征。在考虑到此讨论之后,特别是在阅读了题为“具体实施方式”的部分之后,将理解如何使用各个实施方式的特征来使能:(i)无交织器的并行链接编码和解码;(ii)使用错误估计模块来选择使用两个或更多解码器中的哪个来开始并行链接解码处理;以及(iii)将在特定存储器位置处的位错误的概率与错误校正码的错误校正能力匹配。一些实施方式包括使能够使用并行链接码编码和解码数据的系统、方法和/或设备,该并行链接码不使用交织或者去交织(即无交织)。具体地,这样的实现方式采用对由两个或更多独立的并且并行的编码器编码的数据的联合(joint)迭代解码,该两个或更多独立的并且并行的编码器将数据编码在数据的重叠的段中。使能联合迭代解码处理以将校正的信息从一个解码器前馈到另一解码器以改进校正具有非均匀错误分布的码字的能力。一些实现方式包括被使能以基于码字中的错误数量的估计选择使用两个或更多解码器之一来开始并行链接解码处理的系统、方法和/或设备。在一些实现方式中,错误控制解码系统包括错误估计模块和控制器。该错误估计模块估计码字中的错误的数量。该控制器基于由该错误估计模块提供的错误估计来选择使用第一解码器和第二解码器中的哪个来开始解码该码字。一些实现方式包括被使能以将特定存储器位置处的位错误的概率匹配到错误校正码的错误校正能力和特性。在一些实现方式中,错误控制系统包括错误追踪模块和码适配模块。错误追踪模块产生被转换为特征化存储介质的错误密度位置简档(profile)的错误位值统计。该码适配模块基于该错误密度位置简档产生对于(由编码器使用的)可调整产生器矩阵和(由解码器使用的)可调整奇偶校验矩阵的调整。在一些实现方式中,从产生表示存储介质经过该存储介质的意图的寿命周期或者该存储介质的寿命周期的定义的部分的存储介质的错误位值统计的设备(例如产品线)特征化处理产生错误密度位置简档。使用该错误密度位置简档来产生错误控制码产生器矩阵和互补的奇偶校验矩阵,该奇偶校验矩阵将在特定存储器(即存储介质)位置处的位错误概率匹配到由该产生器矩阵和该互补奇偶校验矩阵定义的错误校正码的错误校正能力和特性。附图说明为了可以更详细地理解本公开,通过参考各个实施方式的特征可以进行更具体的描述,这些实施方式中的一些在附图中例示。但是,附图仅仅例示本公开的更突出的特征,因此不被认为是限制性的,因为该描述可以允许其他有效特征。图1是数据存储环境的示意图。图2A是包括两个组分(constituent)解码器的并行链接码编码器的实现方式的示意图。图2B是由图2A中的组分解码器中的第一个组分解码器从数据字的三个分别的数据段产生的三个奇偶校验段的图。图2C是由图2A中的组分解码器中的第二个组分解码器从数据字的两个分别的数据段产生的两个其他的奇偶校验段的图。图3A是并行链接码编码器的实现方式的示意图。图3B是由图3A的编码器产生的码字的图。图4是并行链接码解码器的实现方式的示意图。图5是并行链接码解码器的实现方式的示意图。图6是并行链接码解码的方法的实现方式的流程图表示。图7是并行链接码解码器的另一实现方式的示意图。图8是并行链接码解码器的另一实现方式的示意图。图9是示出由在此给出的并行链接编码方案使能的各种性能范围和决定点的图。图10是并行链接码解码的方法的实现方式的流程图表示。图11是适应性错误控制编码系统的实现方式的示意图。图12是对于不规则低密度奇偶校验(LDPC)码的奇偶校验矩阵的实现方式的示意图。图13是利用已经被匹配到存储介质的错误密度位置简档的错误控制码的错误控制编码系统的实现方式的示意图。根据一般实践,附图中所示的各种特征可以不按比例绘出。因而,为了清楚,各个特征的尺寸可以任意扩大或减小。另外,某些图可能没有绘出给定系统、方法或设备的所有组件。最后,使用类似的参考标记来表示说明书和附图通篇的类似特征。具体实施方式在此所述的各种实施方式包括系统、方法和/或设备,其可以增强用于改进在诸如闪存的存储介质中存储和读取数据的可靠性的错误控制码的性能。一些实施方式包括使能使用并行链接码来编码和解码数据的系统、方法和/或设备,该并行链接码不适用交织或去交织(即无交织的)。具体地,这样的实施方式采用对通过两个或更多独立且并行的编码器编码的数据的联合迭代解码。使能联合迭代解码处理以将校正的信息从一个解码器前馈到另一解码器以改进校正具有非均匀错误分布的码字的能力。在一些实施方式中,通过由两个或更多并行编码器产生的码字的结构促进前馈校正的信息的能力。更具体地,在一些实施方式中,错误控制编码系统可操作以产生码字,该码字包括数据字和使用该数据字产生的三个或更多奇偶校验段。第一编码器将该数据字编码为两个或更多第一数据段以产生两本文档来自技高网
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用于多分层错误校正的系统、方法和设备

【技术保护点】
一种错误控制编码系统,能够操作以从数据字产生码字,其中得到的码字包括数据字以及使用该数据字产生的三个或更多的奇偶校验段,该系统包括:第一编码器,配置为将数据字编码在两个或更多第一数据段中以便产生两个或更多第一奇偶校验段,其中所述两个或更多第一数据段的每个包括该数据字的相应的连续部分;第二编码器,配置为将该数据字编码在一个或多个第二数据段中以便产生对应的一个或多个第二奇偶校验段,其中该一个或多个第二数据段的每个包括该数据字的相应的连续部分,并且该一个或多个第二数据段的每个还包括在多个所述两个或更多第一数据段中所包括的数据的连续部分;以及控制器,配置为将该数据字的所述两个或更多第一数据段提供给所述第一编码器用于编码,并且将该数据字的所述一个或多个第二数据段提供给所述第二编码器用于编码。

【技术特征摘要】
【国外来华专利技术】2011.11.18 US 61/561,804;2012.11.16 US 13/679,9631.一种错误控制编码系统,能够操作以从数据字产生码字,其中得到的码字包括数据字以及使用该数据字产生的三个或更多的奇偶校验段,该系统包括:第一编码器,配置为编码所述数据字的两个或更多第一数据段以便产生两个或更多对应的第一奇偶校验段,其中所述两个或更多第一数据段的每个包括该数据字的相应的连续部分;第二编码器,配置为编码所述数据字的一个或多个第二数据段以便产生一个或多个对应的第二奇偶校验段,其中该一个或多个第二数据段的每个包括位于该数据字的所述第一数据段的两个或更多中的所述数据字的相应的连续部分;以及控制器,配置为将该数据字的相应数据段并行地提供给所述第一编码器和所述第二编码器,所述数据字的相应数据段包括提供给所述第一编码器用于编码的该数据字的所述两个或更多第一数据段以及提供给所述第二编码器用于编码的该数据字的所述一个或多个第二数据段。2.如权利要求1所述的编码系统,其中所述第一编码器包括BoseChaudhuriHocquenghem(BCH)码编码器。3.如权利要求1所述的编码系统,其中所述第二编码器包括低密度奇偶校验(LDPC)码编码器。4.如权利要求1所述的编码系统,其中所述第一编码器配置为编码在两个数据段中的所述数据字,该两个数据段一起包括该数据字的所有。5.如权利要求1所述的编码系统,其中该第二编码器配置为将该数据字作为整体而编码。6.如权利要求1所述的编码系统,还包括存储器控制器的部分,其能够操作以将该码字写到存储介质中。7.如权利要求6所述的编码系统,其中该存储器控制器是闪存控制器。8.如权利要求6所述的编码系统,其中该存储器控制器包括存储介质接口,其能够操作以将该码字写到存储介质中。9.如权利要求1-8的任意一项所述的编码系统,还包括第三编码器,配置为编码多个数据字,其中所述多个数据字包括由该第一编码器和该第二编码器编码的数据字。10.如权利要求9所述的编码系统,还包括缓冲器,其具有存储在所述多个数据字中包括的能够由该第三编码器编码的数据的容量。11.一种错误控制解码系统,能够操作以解码包括数据字以及三个或更多奇偶校验段的码字,该系统包括:第一解码器,配置为通过利用在该码字中包括的两个或更多第一奇偶校验段以及在该码字中包括的数据字的两个或更多第一数据段来解码该码字,其中:所述两个或更多第一奇偶校验段的每个与所述两个或更多第一数据段中的相应一个相关联,以及所述两个或更多第一数据段的每个包括所述数据字的相应的连续部分;第二解码器,配置为通过利用在所述码字中包括的一个或多个第二奇偶校验段以及在所述码字中的数据字的一个或多个第二数据段来解码该码字,其中:所述一个或多个第二奇偶校验段的每个与所述一个或多个第二数据段的相应一个相关联,所述一个或多个第二数据段的每个包括在多个所述两个或更多第一数据段中所包括的数据的连续部分,以及当来自第一解码器的部分解码结果可用时,所述第二解码器利用该部分解码结果;以及控制器,配置为将所述两个或更多第一数据段和所述两个或更多第一奇偶校验段提供给所述第一解码器用于解码,并将来自所述数据字的所述一个或多个第二数据段以及所述一个或多个第二奇偶校验段提供给所述第二解码器用于解码,其中所述第一解码器配置为根据所述第二解码器的解码结果包含解码缺陷的确定而利用来自所述第二解码器的部分解码结果。12.如权利要求11所述的解码系统,其中所述第一解码器配置为对于所述两个或更多第一数据段的被成功解码的每个第一数据段提供解码数据,这独立于未能成功解码其他的两个或更多第一数据段的任意一个。13.如权利要求11和12的任意一项所述的解码系统,其中所述控制器还配置为当所述两个或更多第一数据段的至少一个未被成功解码时,将与两个或更多第一数据段的被成功解码的每个第一数据段相关联的、来自所述第一解码器的解码数据提供给所述第二解...

【专利技术属性】
技术研发人员:JE弗拉耶AK奥尔布里科
申请(专利权)人:桑迪士克企业知识产权有限责任公司
类型:发明
国别省市:美国;US

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