记忆元件及其制造方法技术

技术编号:10403082 阅读:131 留言:0更新日期:2014-09-10 12:43
本发明专利技术是有关于一种记忆元件及其制造方法。该记忆元件包括第一介电层、T型栅极、二电荷储存层以及二第二介电层。其中第一介电层配置于衬底上。T型栅极配置于第一介电层上且具有上部栅极及下部栅极,二空隙分别存在于下部栅极的两侧以及上部栅极与衬底之间。电荷储存层分别嵌入空隙中。第二介电层配置于电荷储存层与上部栅极之间、电荷储存层与下部栅极之间以及电荷储存层与衬底之间。本发明专利技术还提供了一种记忆元件的制造方法。借此,本发明专利技术通过T型栅极的下部栅极将两个电荷储存区域隔开,可以提供定位的电荷储存区域,以使电荷可以完全定位化储存,减少第二位元效应,并降低编程干扰。

【技术实现步骤摘要】
【专利摘要】本专利技术是有关于一种。该记忆元件包括第一介电层、T型栅极、二电荷储存层以及二第二介电层。其中第一介电层配置于衬底上。T型栅极配置于第一介电层上且具有上部栅极及下部栅极,二空隙分别存在于下部栅极的两侧以及上部栅极与衬底之间。电荷储存层分别嵌入空隙中。第二介电层配置于电荷储存层与上部栅极之间、电荷储存层与下部栅极之间以及电荷储存层与衬底之间。本专利技术还提供了一种记忆元件的制造方法。借此,本专利技术通过T型栅极的下部栅极将两个电荷储存区域隔开,可以提供定位的电荷储存区域,以使电荷可以完全定位化储存,减少第二位元效应,并降低编程干扰。【专利说明】
本专利技术涉及一种半导体元件及其制造方法,特别是涉及一种。
技术介绍
在各种记忆体产品中,非易失性记忆体允许多次的数据编程、读取及擦除操作,甚至在记忆体的电源中断后还能保存储存于其中的数据。由于这些优点,非易失性记忆体已成为个人电脑与电子设备中广泛使用的记忆体。熟知的应用电荷储存结构的可电编程及擦除非易失性记忆体技术,如电子可擦除可编程只读记忆体(EEPROM)及快闪记忆体(flashmemory),已使用于各种现代化应用中。快闪记忆体设计成具有记忆胞阵列,其可以独立地编程与读取。一般的快闪记忆体记忆胞将电荷储存于浮置栅。另一种快闪记忆体使用非导体材料(例如氮化硅)所组成的电荷捕捉结构,以取代浮置栅的导体材料。当电荷捕捉记忆胞被编程时,电荷被捕捉且不会移动穿过非导体的电荷捕捉结构。在不持续供应电源时,电荷会一直保持在电荷捕捉层中,维持其数据状态,直到记忆胞被擦除。电荷捕捉记忆胞可以被操作成为二端记忆胞(two-sided cell)。也就是说,由于电荷不会移动穿过非导体电荷捕捉层,因此电荷可位于不同的电荷捕捉处。换言之,在电荷捕捉结构型的快闪记忆元件中,在每一个记忆胞中可以储存一个位元以上的信息。通常,具有电荷捕捉结构的记忆胞可储存四种不同的位元组合(00、01、10与11),每一种有对应的启始电压。在读取操作期间,流过记忆胞的电流因记忆胞的启始电压而不同。通常,此电流可具有四个不同的值,其中每一个对应于不同的启始电压。因此,借由检测此电流,可以判定储存于记忆胞中的位元组合。全部有效的电荷范围或启始电压范围可以归类为记忆体操作裕度(memoryoperat1n window)。换言之,记忆体操作裕度借由编程电平(level)与擦除电平之间的差异来定义。由于记忆胞操作需要各种状态之间的良好电平分离,因此需要大的记忆体操作裕度。然而,二位元记忆胞的效能通常随着所谓「第二位元效应」而降低。在第二位元效应下,在电荷捕捉结构中定域化的电荷彼此互相影响。例如,在反向读取期间,施加读取偏压至漏极端且检测到储存在靠近源极区的电荷(即第一位元)。然而,之后靠近漏极区的位元(即第二位元)产生读取靠近源极区的第一位元的电位障。此能障可借由施加适当的偏压来克服,使用漏极感应能障降低(DIBL)效应来抑制靠近漏极区的第二位元的效应,且允许检测第一位元的储存状态。然而,当靠近漏极区的第二位元被编程至高启始电压状态且靠近源极区的第一位元在未编程状态时,第二位元实质上提高了能障。因此,随着关于第二位元的启始电压增加,第一位元的读取偏压已不足够克服第二位元产生的电位障。因此,由于第二位元的启始电压增加,第一位元的启始电压提高,因而降低了记忆体操作裕度。第二位元效应减少了二位元记忆体的操作裕度。因此,亟需一种可以抑制记忆元件中的第二位元效应的方法与元件。由此可见,上述现有的在产品结构、制造方法与使用上,显然仍存在有不便与缺陷,而亟待加以进一步改进。为了解决上述存在的问题,相关厂商莫不费尽心思来谋求解决之道,但长久以来一直未见适用的设计被发展完成,而一般产品及方法又没有适切的结构及方法能够解决上述问题,此显然是相关业者急欲解决的问题。因此如何能创设一种新的,实属当前重要研发课题之一,亦成为当前业界极需改进的目标。
技术实现思路
本专利技术的目的在于,克服现有的存在的缺陷,而提供一种新的,所要解决的技术问题是使其可以提供定位的电荷储存区域,以使电荷可以完全定位化储存,减少第二位元效应,并降低编程干扰,非常适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种记忆元件,其包括第一介电层、T型栅极、二电荷储存层以及二第二介电层。第一介电层配置于衬底上。T型栅极配置于第一介电层上且具有上部栅极及下部栅极,其中二空隙分别存在于下部栅极的两侧以及上部栅极与衬底之间。电荷储存层分别嵌入空隙中。第二介电层配置于电荷储存层与上部栅极之间、电荷储存层与下部栅极之间以及电荷储存层与衬底之间。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆元件,其中所述第一介电层的厚度小于等于第二介电层的厚度。前述的记忆元件,其中所述下部栅极的厚度与上部栅极的厚度的比值为约2?1/25。前述的记忆元件,还包括二掺杂区及字线。掺杂区配置于T型栅极两侧的衬底中。字线配置于T型栅极上且与T型栅极电性连接。前述的记忆元件,其中所述电荷储存层的材料包括氮化硅或掺杂多晶硅。前述的记忆元件,其中各电荷储存层的边界突出于上部栅极的边界。本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本专利技术提出的一种记忆元件的制造方法。其包括以下步骤:在衬底上形成多个堆叠结构,各堆叠结构包括由下向上配置的第一介电层、下部栅极以及牺牲图案,其中二空隙分别存在于各下部栅极的两侧以及对应的牺牲图案与衬底之间。在各牺牲图案下方的空隙中形成二电荷储存层以及二第二介电层,其中第二介电层配置于电荷储存层与牺牲图案之间、电荷储存层与下部栅极之间以及电荷储存层与衬底之间。形成第三介电层以填满堆叠结构之间的多个间隙。移除牺牲图案,以在第三介电层中形成多个开口。在开口中分别形成多个上部栅极,其中各上部栅极以及对应的下部栅极构成一 T型栅极。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆元件的制造方法,其中形成上述堆叠结构的方法包括以下步骤。在衬底上形成第一介电材料层、下部栅极材料层及牺牲层。在牺牲层上形成图案化掩膜层。以图案化掩膜层为掩膜,移除部分牺牲层及部分下部栅极材料层,以形成下部栅极以及位于下部栅极上的牺牲图案。削减下部栅极的宽度,以在各牺牲图案的下方形成二底切。移除未被经削减的下部栅极覆盖的第一介电材料层,以分别在下部栅极的下方形成第一介电层。前述的记忆元件的制造方法,其中所述图案化掩膜层的材料包括光阻、先进图案化薄膜或其组合。前述的记忆元件的制造方法,其中形成上述第一介电材料层的方法包括进行炉管工艺、化学气相沉积工艺或原子层沉积工艺。前述的记忆元件的制造方法,其中削减上述下部栅极的宽度的方法包括进行湿蚀刻工艺。前述的记忆元件的制造方法,其中移除未被经削减的上述下部栅极覆盖的第一介电材料层的方法包括进行湿蚀刻工艺。前述的记忆元件的制造方法,其中所述牺牲层的材料包括氮化硅。前述的记忆元件的制造方法,其中形成上述电荷储存层及第二介电层的方法包括以下步骤。在衬底上形成第二介电材料层,其中第二介电材料层覆盖堆叠结构以及堆叠结构之间的衬底。形成电荷储存材料层,其中电荷储存材料层覆盖第二介电材料层本文档来自技高网
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【技术保护点】
一种记忆元件,其特征在于其包括:一第一介电层,配置于一衬底上;一T型栅极,配置于该第一介电层上且具有一上部栅极及一下部栅极,其中二空隙分别存在于该下部栅极的两侧以及该上部栅极与该衬底之间;二电荷储存层,分别嵌入该些空隙中;以及二第二介电层,配置于该些电荷储存层与该上部栅极之间、该些电荷储存层与该下部栅极之间以及该些电荷储存层与该衬底之间。

【技术特征摘要】

【专利技术属性】
技术研发人员:颜士贵
申请(专利权)人:旺宏电子股份有限公司
类型:发明
国别省市:中国台湾;71

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