数据控制电路制造技术

本发明专利技术提供一种数据控制电路，包括一输出级电路、一开关电路以及一阻抗模块。输出级电路输出一数据信号。开关电路的输入端耦接至输出级电路的输出端，而开关电路的输出端耦接至一后级电路，其中，开关电路依据一控制信号的控制而决定是否将输出级电路的数据信号传送至后级电路。阻抗模块配置在输出级电路中，或配置在输出级电路与开关电路之间，或配置在开关电路中，其中阻抗模块降低从开关电路窜流至该输出级电路的噪声。

【技术实现步骤摘要】
数据控制电路
本专利技术是有关于一种电子电路，且特别是有关于一种可减少开关噪声的数据控制电路。
技术介绍
在许多数据传输应用上，为了控制电路中数据信息的传递，会外加开关元件或开关电路于传输路径之间。然而，耦接开关电路的前级电路会因为开关电路本身产生的噪声，造成前级电路受到干扰使前级电路的数据无法被正确的处理。因此，数据控制电路如何有效消除或抑制开关上的噪声，使此噪声不致于影响信号的正确传递成为一项值得讨论的课题。
技术实现思路
本专利技术提供一种数据控制电路，用以降低从开关电路窜流至输出级电路(前级电路)的噪声，以避免干扰前级电路的运作。本专利技术实施例提供一种数据控电路，包括一输出级电路、一开关电路以及一阻抗模块。输出级电路输出一数据信号。开关电路的输入端I禹接至输出级电路的输出端，而开关电路的输出端耦接至一后级电路，其中，开关电路依据一控制信号的控制而决定是否将输出级电路的数据信号传送至后级电路。阻抗模块配置在输出级电路中，或配置在输出级电路与开关电路之间，或配置在开关电路中，其中阻抗模块降低从开关电路窜流至输出级电路的噪声。本专利技术提供一种实施例中，上述输出级电路包括一第一反相电路，第一反相电路的输入端耦接至输出级电路的输入端，而第一反相电路的输出端耦接至输出级电路的输出端。本专利技术提供一种实施例中，上述第一反相电路包括一第一 N型晶体管以及一第一P型晶体管。第一 N型晶体管的源极端耦接一第一接地电压，第一 N型晶体管的漏极端耦接至输出级电路的输出端，第一 N型晶体管的栅极端耦接至输出级电路的输入端。第一 P型晶体管的栅极端耦接至第一 N型晶体管的栅极端，第一 P型晶体管的漏极端耦接至第一 N型晶体管的漏极端，第一 P型晶体管的源极端耦接至一第一系统电压。本专利技术提供一种实施例中，上述阻抗模块耦接于第一 N型晶体管的源极端与第一接地电压之间。本专利技术提供一种实施例中，上述阻抗模块耦接于第一 P型晶体管的源极端与第一系统电压之间。本专利技术提供一种实施例中，上述阻抗模块耦接于第一 N型晶体管的漏极端与输出级电路的输出端之间。本专利技术提供一种实施例中，上述阻抗模块耦接于第一 P型晶体管的漏极端与输出级电路的输出端之间。本专利技术提供另一种实施例中，上述输出级电路还包括一第二反相电路，第二反相电路的输入端耦接至第一反相电路的输出端，而第二反相电路的输出端耦接至第一反相电路的输入端。本专利技术提供另一种实施例中，上述第二反相电路包括一第二 P型晶体管以及一第二N型晶体管。第二P型晶体管的源极端耦接至一第一系统电压，第二P型晶体管的栅极端耦接至第二反相电路的输入端，第二 P型晶体管的漏极端耦接至第二反相电路的输出端。第二 N型晶体管的漏极端耦接至第二 P型晶体管的漏极端，第二 N型晶体管的源极端耦接至一第一接地电压，第二 N型晶体管的栅极端耦接至第二反相电路的输入端。本专利技术提供另一种实施例中，上述反相电路包括一第二 P型晶体管、一第三P型晶体管、一第二 N型晶体管以及一第三N型晶体管。第二 P型晶体管的源极端耦接至一第一系统电压，第二 P型晶体管的栅极端耦接至第二反相电路的输入端。第三P型晶体管的源极端耦接至第二 P型晶体管的漏极端，第三P型晶体管的漏极端耦接至第二反相电路的输出端，第三P型晶体管的栅极端受控于一脉冲信号。第二 N型晶体管的漏极端耦接至第三P型晶体管的漏极端，第二 N型晶体管的栅极端受控于脉冲信号的反相信号。第三N型晶体管的漏极端耦接至第二 N型晶体管的源极端，第三N型晶体管的源极端耦接至第一接地电压，第三N型晶体管的栅极端耦接至第二反相电路的输入端。本专利技术提供一种实施例中，上述开关电路包括一第二 N型晶体管。第二 N型晶体管的源极端耦接至开关电路的输出端，第二 N型晶体管的漏极端耦接至开关电路的输入端，第二 N型晶体管的栅极端受控于控制信号。本专利技术提供一种实施例中，上述阻抗模块耦接于第二 N型晶体管的漏极端与开关电路的输入端之间。本专利技术提供一种实施例中，上述开关电路还包括一第二 P型晶体管。第二 P型晶体管的源极端耦接至开关电路的输入端，第二 P型晶体管的漏极端耦接至开关电路的输出端，第二 P型晶体管的栅极端受控于控制信号的反相信号。本专利技术提供一种实施例中，上述阻抗模块耦接于第二 P型晶体管的源极端与开关电路的输入端之间。本专利技术提供一种实施例中，上述阻抗模块耦接于输出级电路的输出端与开关电路的输入端之间。本专利技术提供一种实施例中，上述阻抗模块为至少一电阻、N型晶体管或P型晶体管。基于上述，本专利技术通过在噪声的窜流路径上外加一阻抗模块，以有效减少数据控制电路中开关电路所产生的噪声干扰。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。【附图说明】图1示出本专利技术实施例的数据控制电路方块示意图；图2示出本专利技术第一实施例的数据控制电路示意图；图3示出本专利技术第二实施例的数据控制电路示意图；图4示出本专利技术第三实施例的数据控制电路示意图；图5示出本专利技术第四实施例的数据控制电路示意图；图6示出本专利技术第五实施例的数据控制电路示意图；图7示出本专利技术第六实施例的数据控制电路示意图；图8示出本专利技术第七实施例的数据控制电路示意图；图9示出本专利技术第八实施例的数据控制电路示意图；图10示出本专利技术第九实施例的数据控制电路示意图；图11示出本专利技术第十实施例的数据控制电路示意图；图12示出本专利技术第十一实施例的数据控制电路示意图；图13示出本专利技术第十二实施例的数据控制电路示意图；图14示出本专利技术第十三实施例的数据控制电路示意图；图15示出本专利技术第十四实施例的数据控制电路示意图；图16示出本专利技术第十五实施例的数据控制电路示意图。附图标记说明Vdd:系统电压；Vss:接地电压；CLK:脉冲信号；(ZK: 反相脉冲信号；V3、V4:控制信号；N1、N2、N3:N 型晶体管；P1、P2、P3:P 型晶体管；10:后级电路；60:输出级电路；80:开关电路；100:数据控制电路；110:阻抗模块；200:数据控制电路。【具体实施方式】图1示出本专利技术实施例的数据控制电路方块示意图。请参照图1，数据控制电路100包括一输出级电路60以及一开关电路80。输出级电路60的输出端耦接至开关电路80的输入端，以输出数据信号。开关电路80的输出端耦接至后级电路10。其中，在不同的实施例中，输出级电路60可能包括反相电路、锁存器、缓冲器或其他信号输出电路。开关电路80依据一控制信号的控制而决定是否将输出级电路60的数据信号传送至后级电路10。在本实施例中，数据控制电路100还包括一阻抗模块(未示出于图1，容后详述)。阻抗模块配置在输出级电路60中，或配置在输出级电路60与开关电路80之间，或配置在开关电路80中。通过在噪声的窜流路径上配置阻抗模块，因此阻抗模块可有效降低从开关电路80窜流至该输出级电路60的噪声。其中，阻抗模块可以是一或多个电阻、N型晶体管(或称N通道晶体管)、P型晶体管(或称P通道晶体管)、或其组合、或是其他提供阻抗的电路。图2示出本专利技术第一实施例的数据控制电路示意图。请同时参照图1与图2，数据控制电路100包括一输出级电路60、一开关电路80以及一阻抗模块110。在本实施例中，输出级电路60包括第一反相电路。该第一本文档来自技高网...

【技术保护点】
一种数据控制电路，其特征在于，包括：一输出级电路，输出一数据信号；一开关电路，其输入端耦接至该输出级电路的输出端，而该开关电路的输出端耦接至一后级电路，其中该开关电路依据一控制信号的控制而决定是否将该输出级电路的该数据信号传送至该后级电路；以及一阻抗模块，配置在该输出级电路中，或配置在该输出级电路与该开关电路之间，或配置在该开关电路中，其中该阻抗模块降低从该开关电路窜流至该输出级电路的噪声。

【技术特征摘要】
1.一种数据控制电路，其特征在于，包括: 一输出级电路，输出一数据信号； 一开关电路，其输入端耦接至该输出级电路的输出端，而该开关电路的输出端耦接至一后级电路，其中该开关电路依据一控制信号的控制而决定是否将该输出级电路的该数据信号传送至该后级电路；以及 一阻抗模块，配置在该输出级电路中，或配置在该输出级电路与该开关电路之间，或配置在该开关电路中，其中该阻抗模块降低从该开关电路窜流至该输出级电路的噪声。2.根据权利要求1所述的数据控制电路，其特征在于，该输出级电路包括: 一第一反相电路，该第一反相电路的输入端稱接至该输出级电路的输入端，而该第一反相电路的输出端耦接至该输出级电路的输出端。3.根据权利要求2所述的数据控制电路，其特征在于，该第一反相电路包括: 一第一 N型晶体管，该第一 N型晶体管的源极端耦接一接地电压，该第一 N型晶体管的漏极端耦接至该输出级电路的输出端，该第一 N型晶体管的栅极端耦接至该输出级电路的输入端；以及 一第一 P型晶体管，该第一 P型晶体管的栅极端耦接至该第一 N型晶体管的栅极端，该第一 P型晶体管的漏极端耦接至该第一 N型晶体管的漏极端，该第一 P型晶体管的源极端耦接至一系统电压。4.根据权利要求3所述的数据控制电路，其特征在于，该阻抗模块耦接于该第一N型晶体管的源极端与该接地电压之间。5.根据权利要求3所述的数据控制电路，其特征在于，该阻抗模块耦接于该第一P型晶体管的源极端与该系统电压之间。6.根据权利要求3所述的数据控制电路，其特征在于，该阻抗模块耦接于该第一N型晶体管的漏极端与该输出级电路的输出端之间。7.根据权利要求3所述的数据控制电路，其特征在于，该阻抗模块耦接于该第一P型晶体管的漏极端与该输出级电路的输出端之间。8.根据权利要求2所述的数据控制电路，其特征在于，该输出级电路还包括: 一第二反相电路，该第二反相电路的输入端耦接至该第一反相电路的输出端，而该第二反相电路的输出端耦接至该第一反相电路的输入端。9.根据权利要求8所述的数据控制电路，其特征在于，该第二反相电路包括: 一第二 P型晶体管，该第二 P型晶体管的源极端耦接至一系统电压，该第二 P型晶体管的栅极端耦接至该第二反相电路的输入端，该第二 P型晶体管的漏极端耦接至该第二反相电路的输出端；以及 一第二 N型晶体管，该第二 N型晶体管的漏极端耦接至该第...

【专利技术属性】
技术研发人员：吴泽宏，涂超凯，苏嘉伟，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：中国台湾;71