行解码电路制造技术

本发明专利技术公开了一种行解码电路，包括多个行解码区块。各个行解码区块分别包括多个行解码器。这多个行解码器分别接收预充电信号，且各个行解码器包括反相器、选择晶体管以及至少一个开关晶体管。反相器接收对应的预充电信号，并输出第一控制信号。选择晶体管的第一源/漏极耦接系统高电压，其栅极接收第一控制信号，且其第二源/漏极输出对应的行选择信号至存储器装置的存储器阵列。这些开关晶体管相互串联耦接于选择晶体管的第二源/漏极与对应的第一参考信号之间。其中，当选择晶体管受控于第一控制信号而导通时，设定第一参考信号为高电压电平。

【技术实现步骤摘要】
行解码电路
本专利技术是有关于一种存储器装置，且特别是有关于一种存储器装置的行解码电路。
技术介绍
存储器装置中的存储器阵列由多个记忆胞所组成。当多个数据要被储存在存储器阵列中，或从存储器阵列中读取数据时，存储器装置依据各个数据所对应的存储器地址致能对应的行选择信号，以开启对应的字元线上的记忆胞，藉此可储存这些数据到对应的记忆胞中，或是从对应的记忆胞中读取数据。因此，在存储器技术的应用中，会利用多个行解码器产生多个行选择信号，且行解码器会依据存储器地址决定行选择信号的电压电平。一般而言，行解码器通常是利用叠接（cascode）的多个晶体管来构成，而晶体管的次临界漏电流（Sub-ThresholdLeakage）、栅极漏电流（GateDirectTunnelingLeakage）以及栅极引发漏极漏电流（GateInduceDrainLeakage，GIDL）会影响行解码器的电力消耗。因此，如何降低晶体管的漏电流则成为设计存储器装置的行解码器的一个重要课题。
技术实现思路
本专利技术的目的是提供一种行解码电路，其可在不增加电路面积的条件下，有效地抑制行解码器的漏电流现象。本专利技术提出一种行解码电路，其适用于存储器装置并且包括多个行解码区块。这些行解码区块分别包括多个行解码器。这些行解码器分别接收对应的预充电信号，且各个行解码器包括反相器、选择晶体管以及至少一个开关晶体管。反相器接收对应的预充电信号，并输出第一控制信号。选择晶体管的第一源/漏极耦接系统高电压。选择晶体管的栅极接收第一控制信号，并且选择晶体管的第二源/漏极输出对应的行选择信号至存储器装置的存储器阵列。这些开关晶体管相互串联耦接于选择晶体管的第二源/漏极与对应的第一参考信号之间，并且这些开关晶体管的栅极分别接收对应的第二控制信号。其中，当选择晶体管受控于第一控制信号而导通时，设定第一参考信号为高电平。基于上述，本专利技术实施例提出一种行解码电路，其在行解码器输出为高电平的行选择信号时，提供高电平的第一参考信号，藉以抑制开关晶体管的次临界漏电流，进而降低漏电流对行选择信号的电压电平的影响及降低存储器装置的功耗。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1为依据本专利技术一实施例的行解码电路的示意图。图2为依据本专利技术一实施例的行解码器的示意图。图3A~3D为本专利技术一实施例的行解码器的信号时序图。图4为依据本专利技术另一实施例的行解码器的示意图。其中，附图标记说明如下：100、500：行解码电路110_1~110_m：行解码区块112_1~112_n、412、512_1~512_n：行解码器114_1~114_n：控制信号产生单元120_1~120_m：地址设定单元130_1~130_m：区块解码器AG1、AG2：与门AP：存储器地址AP1：第一部分AP2：第二部分A0：最低位元bs_blk1：反相信号GND：接地电压Ms：选择晶体管M1、M2、M3：开关晶体管INV：反相器H：高电压电平L：低电压电平VPP：系统高电压s_blk1~s_blkm：区块选择信号s_c1：第一控制信号s_c21~s_c23：第二控制信号s_prch1~s_prchm：预充电信号s_rd11~s_rd1q、s_rd21~s_rd2q、…、s_rdm1~s_rdmq：地址参考信号s_ref1：第一参考信号s_rsel11~s_rsel1n：行选择信号具体实施方式图1为依据本专利技术一实施例的行解码电路的示意图。在本实施例中，行解码电路100可适用在各种存储器装置，例如动态随机存取存储器或静态随机存取存储器等，用以解码存储器地址后产生多个行选择信号（如s_rsel11~s_rsel1n），以驱动存储器装置的存储器阵列。请参照图1，在本实施例中，行解码电路100包括多个行解码区块110_1～110_m、多个地址设定单元120_1～120_m以及多个区块解码器130_1～130_m。其中，区块解码器130_1~130_m依据存储器地址AP的第一部分AP1分别产生对应于各个行解码区块110_1~110_m的区块选择信号s_blk1~s_blkm。地址设定单元120_1~120_m分别接收对应的区块选择信号s_blk1~s_blkm及存储器地址AP的第二部分AP2且对应地产生多个地址参考信号s_rd11~s_rd1q、s_rd21~s_rd2q、…、s_rdm1~s_rdmq及多个预充电信号s_prch1~s_prchm。在此，存储器地址AP的第一部分AP1与第二部份AP2可分别为高位元部分的存储器地址AP与低位元部分的存储器地址AP，例如当存储器地址AP由多个存储器地址位元（例如A0~Ak）所构成时，第一部分AP1（高位元部分）可由存储器地址位元A6~Ak所构成，第二部份AP2（低位元部分）可由存储器地址位元A0~A5所构成，其中k为正整数。此外，所述的m、n值可依据存储器装置的存储器阵列大小及电路设计而定。行解码区块110_1~110_m分别包括多个行解码器（如112_1~112_n）以及多个控制信号产生单元（如114_1~114_n）。在本实施例中，各个行解码区块110_1~110_m的架构皆大致相同，故在此以行解码区块110_1来进行说明。行解码区块110_1包括行解码器112_1~112_n以及控制信号产生单元114_1~114_n。其中，每一控制信号产生单元（如114_1~114_n）分别耦接对应的地址设定单元（如120_1~120_m）以接收对应的的地址参考信号（如s_rd11~s_rd1q、s_rd21~s_rd2q、s_rdm1~s_rdmq）输出多个第二控制信号（如s_c2），其中q值可依据行解码器（如112_1~112_n）的电路设计而定。因此，每个行解码器（如112_1~112_n）可依据对应的预充电信号（如s_prch1~s_prchm）及对应的第二控制信号（如s_c2）产生对应的行选择信号（如s_rsel11~s_rsel1n）。图2为依照图1一实施例的行解码器的示意图。行解码器112_1~112_n的电路架构大致相同，在此以行解码器112_1为例。请同时参照图1与图2，在本实施例中，行解码器112_1包括反相器INV、选择晶体管Ms以及三个开关晶体管(如M1~M3)，其中选择晶体管Ms例如为P型晶体管，开关晶体管M1~M3例如为N型晶体管。此外，开关晶体管(如M1~M3)的数量可依据电路设计的需求而变更为一个或多个，但本专利技术实施例不以此为限。反相器INV接收对应的预充电信号s_prch1，并输出第一控制信号s_c1。选择晶体管Ms的第一源/漏极耦接系统高电压VPP，选择晶体管Ms的栅极接收第一控制信号s_c1，并且选择晶体管Ms的第二源/漏极输出对应的行选择信号r_sel11。开关晶体管M1~M3相互串联耦接于选择晶体管Ms的第二源/漏极与对应的第一参考信号s_ref1之间，并且各个开关晶体管M1~M3的栅极分别由控制信号产生单元114_1接收对应的第二控制信号s_c21~s_c23。其中，开关晶体管M3的第二源/漏极接收对应的第一参考信号s_ref1。需注意的是，本专利技术并不限定选择晶体管Ms与开关晶体管M1~M3的本文档来自技高网...

【技术保护点】
一种行解码电路，适用于一存储器装置，包括：多个行解码区块，分别包括多个行解码器，各该行解码器包括：一选择晶体管，该选择晶体管的第一源/漏极耦接一系统高电压，该选择晶体管的栅极接收一第一控制信号，并且该选择晶体管的第二源/漏极输出对应的一行选择信号至该存储器装置的一存储器阵列；以及至少一开关晶体管，多个该开关晶体管相互串联耦接于该选择晶体管的第二源/漏极与对应的一第一参考信号之间，并且多个该开关晶体管的栅极分别接收对应的一第二控制信号；其中，当该选择晶体管受控于该第一控制信号而导通时，设定该第一参考信号为高电平。

【技术特征摘要】
1.一种行解码电路，适用于一存储器装置，包括：多个行解码区块，分别包括多个行解码器，各该行解码器包括：一选择晶体管，该选择晶体管的第一源/漏极耦接一系统高电压，该选择晶体管的栅极接收一第一控制信号，并且该选择晶体管的第二源/漏极输出对应的一行选择信号至该存储器装置的一存储器阵列，其中该选择晶体管为一P型晶体管；至少一开关晶体管，多个该开关晶体管相互串联耦接于该选择晶体管的第二源/漏极与对应的一第一参考信号之间，并且多个该开关晶体管的栅极分别接收对应的一第二控制信号，其中多个该开关晶体管分别为一N型晶体管；以及一反相器，耦接对应的行解码区块中的该多个行解码器，接收一预充电信号，并输出该第一控制信号；其中，当该选择晶体管受控于该第一控制信号而导通时，设定该第一参考信号为高电平的该预充电信号，其中当各该行解码器于对应的行解码区块依据一存储器地址的一第一部分而未被选择时，各该行解码器所对应的该预充电信号及对应的该第一参考信号为高电平，当各该行解码器所对应的行解码区块被选择时，各该行解码器所对应的该预充电信号及对应的该第一参考信号为低电平，其中当各该行解码器所对应的行解码区块被选择且各该行解码器依据该存储器地址的一第二部分而未被选择时，各该行解码器所对应的该第二控制信号至少其一为低电平。2.如权利要求1所述的行解码电路，其中各该行解码器所对应的该第一参考信号为各该行解码器所对应的该预充电信号。3.如权利要求2所述的行解码电路，其中当各该行解码器所对应的该行解码区块未被选择时，各该行解码器所对应的该第二控制信号为低电平。4.如权利要求2所述的行解码电路，其中当各该行解码器所对应的行解码区块未被选择时，各该行解码器所对应的该第二控制信号为高电平。5.如权利要求1所述的行解码电路，其中该预充电信号的高电平对应于该系统高电压，该第一参考信号的高电平对应于一晶体管导通电压，且该预充电信号与该第一参考信号的低电平对应于一接地电压，其中该晶体管导通电压低于该系统高电压且高于该开关晶体管的...

【专利技术属性】
技术研发人员：梁志玮，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71