用于平面衬底的双外延CMOS集成制造技术

本发明专利技术涉及一种用于平面衬底的双外延CMOS集成。本发明专利技术公开一种集成电路结构及相关方法。形成与在集成电路中的n型和p型区域二者之上的栅极电极相邻的硅锗区域。通过光刻而图案化的硬掩模然后保护在p型区域之上的结构而甚至在栅极电极上的侧壁间隔物上的硬掩模的剩余物之下从n型区域之上选择性地去除硅锗。外延生长与栅极电极相邻的硅锗碳取代去除的硅锗，并且在去除在p型区域结构之上的剩余硬掩模之前执行源极／漏极延伸注入。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及一种用于平面衬底的双外延CMOS集成。本专利技术公开一种集成电路结构及相关方法。形成与在集成电路中的n型和p型区域二者之上的栅极电极相邻的硅锗区域。通过光刻而图案化的硬掩模然后保护在p型区域之上的结构而甚至在栅极电极上的侧壁间隔物上的硬掩模的剩余物之下从n型区域之上选择性地去除硅锗。外延生长与栅极电极相邻的硅锗碳取代去除的硅锗，并且在去除在p型区域结构之上的剩余硬掩模之前执行源极／漏极延伸注入。【专利说明】用于平面衬底的双外延CMOS集成
本公开内容总体涉及制作互补金属氧化物半导体集成电路，并且更具体地，涉及互补金属氧化物半导体集成电路中的娃锗碳(silicon germanium carbon)层的外延沉积。
技术介绍
前沿技术需要在低功率操作的高性能。硅锗碳(经常由“Si (Ge) (C) ”、“SiGe (C) ”或者“SiGe:C”中的任一项表示)层的外延生长可以是用于提高器件性能的有吸引力的解决方案。然而在互补MOS(CMOS)设计内的η沟道金属氧化物半导体(NMOS)和ρ沟道MOS(PMOS)晶体管需要不同外延，从而产生在对一个晶体管类型执行外延时在保护另一晶体管类型中的挑战。常规方法需要图案化和在NMOS或者PMOS器件上使用附加间隔物，这降低器件性能、使集成很难并且导致所得电路上的不良缺陷率。也就是说，因此在本领域中需要一种用于在制作CMOS集成电路期间外延沉积硅锗碳层的改进工艺。
技术实现思路
形成与在集成电路中的η型和ρ型区域二者之上的栅极电极相邻的硅锗区域。通过光刻而图案化的硬掩模然后保护在P型区域之上的结构而甚至在栅极电极上的侧壁间隔物上的硬掩模的剩余物之下从η型区域之上选择性地去除硅锗。外延生长与栅极电极相邻的硅锗碳取代去 除的硅锗，并且在去除在P型区域结构之上的剩余硬掩模之前执行源极/漏极延伸注入。在描述以下【具体实施方式】之前，阐明贯穿本专利文献使用的某些字眼和短语的定义可以是有利的:术语“包括”及其派生词意味着包括而不限于；术语“或者”为包含意义，这意味着和/或；短语“与......关联”和“与之关联”及其派生词可以意味着包括、被包括在……内、与……互连、包含、被包含于……内、连接到或者与……连接、耦合到或者与......耦合、可与......连通、与......配合、交织、并置、与......邻近、限于或者用......限定、具有、具有......的性质等；并且术语“控制器”意味着控制至少一个操作的任何设备、系统或者其部分，可以在硬件、固件或者软件中实施这样的设备或者它们中的至少两项的某一组合。应当注意，可以无论本地还是远程地集中或者分布与任何特定控制器关联的功能。贯穿本专利文献提供用于某些字眼和短语的定义，本领域技术人员应当理解，在如果不是多数而为许多实例中，这样的定义适用于这样定义的字眼和短语的先前以及将来使用。【专利附图】【附图说明】为了更完整理解本公开内容及其优点，现在参照结合附图进行的以下描述，在附图中，相同标号代表相同部分:图1A至图1J是根据本公开内容的一个实施例的在用于平面衬底的双外延CMOS集成工艺期间的半导体集成电路结构的一部分的截面图；并且图2是图示根据本公开内容的一个实施例的用于平面衬底的双外延CMOS集成工艺的概略流程图。【具体实施方式】以下讨论的图1A至图2和用来在本专利文献中描述本公开内容的原理的各种实施例仅通过示例而不应以任何方式解释为限制公开内容的范围。本领域技术人员将理解可以在任何适当布置的系统中实施本公开内容的原理。用PMOS优先方案的集成意味着首先在每处生长硅锗(SiGe)并且使用保护硬掩模(HM)，继而为光刻步骤。然后用干蚀刻执行简单HM反应离子蚀刻(RIE)以从NMOS结构上的外延SiGe之上去除硬掩模，但是留下PMOS结构上的保护层。使用氯化氢(HCl)的蚀刻性质来选择性地去除NMOS结构上的SiGe外延以选择性地去除SiGe，这有别于仅硅(Si的)结构。可选地，首先用注入物非晶化并且然后选择性地去除NMOS结构上的外延HM层，因为HCl气体也可以比对非晶SiGe:C层的对应单晶相选择性地去除非晶SiGe:C层。图1A至图1J是根据本公开内容的一个实施例的在用于平面衬底的双外延CMOS集成工艺期间的半导体集成电路结构的一部分的截面图。图2是图示根据本公开内容的一个实施例的用于平面衬底的双外延CMOS集成工艺的概略流程图，并且以下结合图1A至图1J来讨论。尽管图示仅单个NMOS和PMOS晶体管对，但是本领域技术人员将理解，对于集成电路裸片上的和晶片内的许多不同裸片上的许多不同CMOS晶体管对使用相同工艺来并行形成相同结构。本领域技术人员将认识到，图1A至图1J的结构尽管一般被绘制用于图示近似相对尺寸或者尺度、但是未按比例绘制。本领域技术人员将进一步认识到，在附图中未图示或者这里未描述用于形成集成电路和关联结构的全工艺。取而代之，为了简化和清楚，仅描绘和描述用于形成集成电路和关联结构的工艺的如本公开内容特有的或者为了理解本公开内容而必需的部分。此外，虽然在附图中图示和这里描述各种步骤，但是未暗示关于这样的步骤的顺序或者存在或者不存在居间步骤的限制。除非另有指明，完成如描绘或者描述为依次的步骤仅为了说明而未排除如果不是完全则至少部分以并行或者重叠方式实际执行相应步骤的可能性。首先参照图1A，作为用于根据本公开内容的双外延CMOS集成的起点，集成电路结构100包括可选衬底101，在该衬底上形成各自用不同类型的杂质掺杂的半导体材料(例如硅)区域102-103以产生η型区域102和ρ型区域103。η型区域102和ρ型区域103被隔离区域104a相互电隔离并且被各自可以由(例如)二氧化硅形成的隔离区域104b和104c从衬底101上的相邻集成电路结构电隔离。分别可以是二氧化硅和硅的层105a和105b以及层106a和106b形成于η型区域102和ρ型区域103之上。层106a和106b可以是掺杂或者未掺杂和/或掺杂区域可以形成于层106b中(或者层106a和106b中)。用于晶体管的栅极电极形成于Si(Ge) (C)层106a和106b上，并且在示例实施例中各自包括氮氧化铪硅(HfSiON)栅极绝缘体107a和107b、氮化钛(TiN)阻挡层108a和108b以及多晶硅栅极电极109a和109b。根据本公开内容的双外延CMOS集成工艺200始于在所有暴露的结构(即栅极电极和Si (Ge) (C)的相邻暴露部分二者，以及隔离区域104a至104b)之上用低压化学气相沉积(LPCVD)形成保形氮化硅(SiN)层110 (步骤201)至近似9纳米(nm)的厚度。如图1B中所示，执行零损耗蚀刻(步骤202)以蚀刻和图案化氮化硅层110，从而形成SiN间隔物111。在示例实施例中，通过以下步骤来执行SiN层110的蚀刻和图案化:首先使用利用乙二醇稀释的氢氟酸(HFEG)溶液，然后使用反应离子蚀刻以定向地去除SiN层110的部分而在栅极电极的侧壁上留下显著厚度的SiN，并且最终用氢氟(HF)酸蚀刻以去除层106a和106b之上的任何剩余SiN，从而留下与栅极电极的两侧相邻的SiN间隔物111。如图1C中所示，本文档来自技高网...

【技术保护点】
一种方法，包括：形成与在n型区域和p型区域二者之上的栅极电极相邻的硅锗(SiGe)区域；在所述p型区域中的结构之上形成和图案化硬掩模；相对于所述硬掩模的材料选择性地去除与在所述n型区域之上的所述栅极电极相邻的所述硅锗区域；并且外延生长与在所述n型区域之上的所述栅极电极相邻的硅锗碳(Si(Ge)C)区域以取代所去除的硅锗区域。

【技术特征摘要】
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【专利技术属性】
技术研发人员：N·劳贝特，B·普拉纳撒蒂哈兰，
申请(专利权)人：意法半导体公司，国际商业机器公司，
类型：发明
国别省市：