本发明所涉及的存储器单元(MC)中，即使提高鳍部(S2)内的杂质浓度来在鳍部(S2)表面使漏极区域(12a)和源极区域(12b)靠近以实现小型化，通过选定鳍部(S2)的形状，从而也能够使存储器栅极(MG)与鳍部(S2)之间的电位差变小，...

本发明的一种反熔丝存储器(42)，其特征在于，包括：存储器电容(44)，包括存储器栅极(G)和扩散区域，所述存储器栅极的一部分与活性区域相对配置，在所述存储器栅极与所述活性区域的相对区域形成有存储器栅绝缘膜(6)；N型MOS晶体管，包括...

本发明提供一种与现有技术相比能够实现小型化的非易失性半导体存储装置。在非易失性半导体存储装置(1)中，在写入位线(PGP0(PGP1))与读出位线(BLP)之间配置有存储器单元(3a(3b))，设置在相邻的存储器单元(3a、3b)之间的...

根据本发明的非易失性半导体存储装置(1)中，通过将电容元件(C1、C2)的电容侧壁绝缘膜(21)与关注耐电压而膜质和膜厚度被调节的、存储器单元(2)的侧壁隔板(13a、13b)做成同一层，因此能够提高电容元件(C1、C2)的耐电压特性的...

本发明所涉及的存储器单元(MC)中，即使提高鳍部(S2)内的杂质浓度来在鳍部(S2)表面使漏极区域(12a)和源极区域(12b)靠近以实现小型化，通过选定鳍部(S2)的形状，从而也能够使存储器栅极(MG)与鳍部(S2)之间的电位差变小，...

在存储器单元形成部(3a)中，沿着延设电极部(15a、(15b))的侧壁设置可阻断源极侧选择栅极(SG)和漏极侧选择栅极(DG)之间的四个电阻断部(13a、13b、13d、13c(13e、13f、13h、13g))，与现有技术相比，增加...

本发明提供一种非易失性半导体存储装置，与现有技术相比，该装置可以减少数据读取动作时由电压变动导致的读取误动作，进而可以降低由电压变动导致的功耗增加。在该非易失性半导体存储装置(1)中，当发生制造不良时，与如现有的施加不同电压值的可能性较...

本发明提供半导体集成电路装置的制造方法及半导体集成电路装置，在制造过程中，在形成可独立控制的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)时，无需在专用于只加工现有的存储器电路区域的专用光掩膜工序外，额外增加用于电性分离...

在本发明的存储器单元(1)中，通过设置依次层叠形成下部存储器栅极绝缘膜(10)、电荷存储层(EC)、上部存储器栅极绝缘膜(11)及金属存储器栅极(MG)的存储器栅极构造体(2)、和沿着设置在存储器栅极构造体(2)的侧壁的一侧壁隔板(8a...

在本发明提供存储器单元及非易失性半导体存储装置，其中，通过以隔开存储器栅极(MG)与第一选择栅极(DG)之间、存储器栅极(MG)与第二选择栅极(SG)之间的方式在一侧壁隔板(28a)内和另一侧壁隔板(28b)内分别形成氮化侧壁层(32a...

本发明提供半导体集成电路装置及半导体集成电路装置的制造方法中，其中，将第一选择栅极(DG)和第二选择栅极(SG)沿着存储器栅极构造体(4)的侧壁以侧墙状形成，因此存储器栅极构造体(4)不会搭乘在第一选择栅极(DG)和第二选择栅极(SG)...

本发明提供非易失性SRAM存储器单元及非易失性半导体存储装置，在非易失性半导体存储装置(1)中，能够降低将SRAM数据写入非易失存储器部(16)的程序动作所需电压，因此能够将构成与所述非易失存储器部(16)连接的SRAM(15)的第一存...

本发明的半导体存储装置(1)中，不使用如现有的控制电路，可通过施加到存储器电容(4)的存储器栅极(G)和字线的电压值，通过整流元件(3)阻断从存储器栅极(G)施加到字线的电压，因此不需要如现有的开关晶体管或者用于使开关晶体管进行导通和截...

本发明提供一种半导体集成电路装置的制造方法及半导体集成电路装置，其中，在实施用以形成周边电路区域(ER2)的逻辑栅极(G5、G6)的光掩膜工序时，也能够同时对存储器电路区域(ER1)的环绕导电层(Ga、Gb)进行分断，由此能够形成被电隔...

本发明提供一种反熔丝存储器及半导体存储装置，其中，反熔丝存储器(2b)中未使用如现有技术的控制电路，而设置有半导体接合结构的整流元件(3)，通过存储器栅极(G)和字线(WL1)的电压值，使从存储器栅极(G)向字线(WL1)施加电压成为反...

本发明涉及半导体装置及其制造方法，在半导体装置(1)中，以从与存储器栅构造体(4a)相同结构构成的接触器设置构造体(10a)的顶部跨至第一选择栅极(G2a)的方式设置了接触器(C5a)，因此，不存在如现有的升起到存储器栅构造体(110)...

本发明提供半导体集成电路装置的制造方法及半导体集成电路装置，其中，由于在形成周边电路区域(ER2)的逻辑栅极(G5、G6)的光掩膜工序时，在存储器电路区域(ER1)中可以形成电隔离的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、...

本发明不会受到通过量子隧道效应向电荷存储层(EL)注入电荷所需的电荷存储栅电压的限制，可将位线(BL1)和源线(SL)的电压值降低至通过第一选择栅构造体(5)和第二选择栅构造体(6)阻断位线(BL1)与沟道层(CH)的电连接和源线(SL...

本发明提供一种非易失性半导体存储装置，在存储单元(1a)中，第一深阱(DW1)和第二深阱(DW2)不受相互约束，能够对第一深阱和第二深阱分别施加第一阱(W1)的电容晶体管(3a、3b)、或第二阱(W2)的写入晶体管(4a、4b)的动作所...

本发明提供一种非易失性半导体存储装置，该装置在没有增加位线数的情况下，能够可靠地防止读取晶体管的错误动作。在非易失性半导体存储装置(1)中，通过开关晶体管(SWa、SWb)的切换，连接到第一单元(2a)的编程晶体管(5a)而用于数据写入...